三星介绍其3nm MBCFET堆叠式晶体管优势 有望2022年实现

2021年03月13日 15:50 次阅读 稿源:cnBeta.COM 条评论

三星半导体将凭借即将推出的3纳米制造工艺,成为首家开始使用栅极全向场效应晶体管(GAFET)类结构的半导体制造商。这个节点还没有完全准备好进入黄金时段,但在IEEE国际固态电路会议(ISSCC)上,来自三星晶圆厂的工程师分享了即将推出的3纳米GAE MBCFET(多桥通道FET)制造技术的一些细节。

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从形式上看,GAAFET有两种类型:典型的GAAFET称为纳米线,结构上看其特点是"薄"鳍,以及MBCFET称为纳米片,对应使用 "厚"鳍。在这两种情况下,栅极材料都围绕着沟道区域的四面。纳米线和纳米片的实际实现在很大程度上取决于设计,因此一般来说,许多行业观察家用一个术语来描述两者,即GAAFET。但之前它们被称为环绕栅极晶体管(SGT)。同时,MBCFET是三星的商标。

第一款GAAFET在1988年进行了演示,因此该技术的主要优势早已经为人所知。这种晶体管的结构本身就允许设计者通过调整晶体管沟道的宽度(也称为有效宽度,或Weff)来精确地调整它们以实现高性能或低功耗;较宽的片可以在较高的功率下实现更高的性能,而较薄/较窄的片则可以降低功耗和性能。为了在FinFET上做类似的事情,工程师们必须使用额外的鳍片来提高性能。但在这种情况下,晶体管通道的 "宽度 "只能增加一倍或三倍,这其实并不精确,有时效率也很低。此外,调整GAAFET还可以提高晶体管密度,因为不同的晶体管可以用于不同的用途。

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早在2019年,三星的3GAE工艺设计套件0.1版本就包含了四种不同的纳米片宽度,为早期采用者提供了一定的灵活性,不过目前还不清楚该公司是否增加了更多的宽度以增加灵活性。

总的来说,三星表示,与7LPP技术相比,其3GAE节点将实现高达30%的性能提升(在相同的功率和复杂性下),高达50%的功耗降低(在相同的时钟和复杂性下),以及高达80%的晶体管密度提升(其中包括逻辑和SRAM晶体管的混合)。

在ISSCC上,该公司讨论了如何利用其新型晶体管提高SRAM性能和可扩展性。近年来,SRAM的可扩展性一直滞后于逻辑的可扩展性。同时,现代系统级芯片在各种缓存中使用了大量的SRAM,因此提高其可扩展性是一项至关重要的任务。

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在ISSCC上,三星半导体介绍了其256Mb MBCFET SRAM芯片,裸片尺寸为56mm2。这意味着,虽然该公司还没有带出第一款3GAE逻辑芯片,但很明显,该技术对SRAM是有效的。

SRAM是一个六晶体管存储器单元:两个通门、两个上拉和两个下拉。在FinFET设计中,SRAM单元将使用相同通道宽度的晶体管。在MBCFET中,三星可以调整通道宽度,因此它提出了两种方案。一种方案是使用通道较宽的晶体管做通门和下拉;另一种方案是使用通道较宽的晶体管做通门,使用通道较窄的晶体管做下拉。据三星通过IEEE Spectrum报道,通过使用通道较宽的晶体管做通门,使用通道较窄的晶体管做上拉,三星成功地将写入电压比普通SRAM单元降低了230 mV。

预计在未来几年内,当今流行的FinFET晶体管设计将让位于堆叠式纳米片晶体管,由于各种设计和技术原因。据IEEE Spectrum报道,台积电计划在3纳米时坚持使用FinFET,但三星正勇敢地冒着风险推进其3纳米节点向纳米片晶体管过渡的计划。

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三星电子副总裁Taejoong Song在本月初的IEEE国际固态电路会议上发表了演讲,在会上概述了纳米片晶体管的一些关键优势。"我们使用FinFET晶体管已经有十年之久,然而在到达3纳米时,我们使用的是栅极全能晶体管,展望未来,团队相信,Nanosheet结构的晶体管将会是一个成功的设计,因为它们提供了 "高速度、低功耗和小面积"。

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与三星迄今发现的FinFET相比,这些新型晶体管的主要优势包括:

设计灵活,特别是在调整晶体管通道的 "有效宽度"或Weff方面。

由于大幅降低了切换电池状态所需的最低电压,因此在下一代SRAM IC中具有出色的潜力。

在较小的面积内消耗较少的功率,有可能实现更高性能的晶体管。

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