高管披露台积电占据EUV领先份额 2nm晶圆工厂将在新竹开建

2021年06月02日 13:19 次阅读 稿源:cnBeta.COM 条评论

在台积电 2021 线上技术研讨会期间,高级运营副总裁 YP Chin 披露了与该公司芯片制造能力相关的重要进展。据悉,目前台积电拥有全球将近一半的极紫外光刻(EUV)机器,并且承担了全球先进硅晶圆制程的半数以上产能。此外,YP Chin 还介绍了台积电的 3nm 和 2nm 制造设施,以及规划中的美国亚利桑那州园区的最新进展。

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资料图(来自:TSMC)

会上,YP Chin 首先强调了台积电的先进制程产能有望保持 30% 的复合年增长率(CAGR),并且从 16nm 和 7nm 一路介绍到了当前最新的 5nm 工艺。

按照计划,台积电有望在 2021 年底将 N7 产能提升至 2018 年的四倍,且 N5 产能也将较去年翻一番。展望到 2023 年,该公司还致力于将 N5 产能翻至去年的四倍。

除了 N7 和 N5,台积电还展望了 N6 和 N4 等工艺。虽然 N4 工艺仍处于早期阶段,但 7nm(N7 和 N6)工艺的缺陷密度已经有所下降。

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台积电 N5 / N4 缺陷密度

TSMC 高级研发副总裁米玉杰表示,N4 风险试产将于 2021 年晚些时候开启。此外 YP Chin 在主题演讲期间分享了有关台积电产能的关键统计数据。

据悉,为减少整体缺陷,现代芯片制造所需的电路尺寸缩小,严重依赖于使用更短波长光线的机器。比如台积电的 N5 工艺,就使用了更多的极紫外光刻(EUV)层。

目前台积电已经部署了全球近半的 EUV 光刻机,同时承担了全球 65% 的先进半导体晶圆出货量(2020 上半年的 EUV 晶圆产能占到了 60%)。

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台积电计划进一步增加 EUV 掩膜的用量

作为芯片制造中不可或缺的一环,当在硅镜片上刻印电路的时候,掩膜能够保护成品免受杂志或任何污染而导致的缺陷。

对于台积电来说,该公司也计划在 2021 年底前将 EUV 掩膜的产能翻番、延长寿命、同时降低成本,而上一代深紫外光刻(DUV)产线也将受益于此。

接着,YP Chin 概述了下一代 3nm 工艺和 N2 节点的计划,其中台南 Fab 18 工厂可在 5 / 6 / 7 / 8 阶段负责 N3 生产,且该工厂可在 4 阶段扩大现有的 N5 产能,以确保实现长期目标。

最后,他证实台积电将在新竹市新建一座 Fab 20 工厂,以承担 2nm 系列工艺的半导体生产。尽管当前仍在忙着征地,但该公司已经为 Fab 20 工厂的初期生产规划了四个阶段。

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